Methoden zur applikationsspezifischen Verlustleitungsoptimierung für eingebettete Prozessoren

Abstract

Dieser Beitrag beschreibt eine Methodik zur Verlustleistungsmodellierung von eingebetteten Prozessoren im Entwurfsstadium auf Basis der Hardwarebeschreibung. Die Methodik wurde exemplarisch auf einen typischen RISC-Prozessor angewendet. Die gewonnenen Verlustleistungsmodelle zeigen eine geringe Abweichung hinsichtlich der mittleren Verlustleistungsaufnahme von unter 5% und eine hohe Güte bezüglich des zeitlichen Verlaufes der Verlustleistungsaufnahme im Vergleich zur sehr zeitaufwendigen Simulation der Gatter-Netzliste. Zudem lassen sich die Modelle zusammen mit der funktionalen Emulation des Prozessors auf einem FPGA abbilden. Die hohe Ausführungsgeschwindigkeit der Emulation erlaubt sowohl eine umfassende, verlustleistungsorientierte Optimierung der Anwendungen durch den Applikationsentwickler als auch eine anwendungsorientierte Optimierung der Prozessorarchitektur durch den Hardwareentwickler.